Proposition Et Implémentation D’architectures Matérielles Pour Les Opérateurs Utilisés Dans Les Normes De Compression D’images

En plus des techniques parallèles de lecture, d’enregistrement et d’appel des sous blocs d’images, pour assurer le temps réel pour les algorithmes de traitement des images, il est nécessaire aussi d’implanter des structures parallèles pour les modules de calcul (les opérateurs) qui sont généralement des formules itératives. L’ensemble des structures et techniques doivent être synchronisé par une unité de contrôle. Dans ce papier, nous présentons une nouvelle solution d’implémentation matérielle des opérateurs utilisés dans les algorithmes de traitement des images et des vidéos. Les implémentations proposées, basées sur le parallélisme des données, sont réalisées en VHDL et vérifiées sur des plateformes reconfigurables de type FPGA.